摘要：CPU設(shè)計(jì)不再是大團(tuán)隊(duì)的特權(quán)，RISC-V官網(wǎng)列出的RISC-V CPU內(nèi)核已經(jīng)超過(guò)一百多個(gè)。RISC-V解放了ISA，現(xiàn)在是時(shí)候解放CPU和其他組件，把專利留給更大的進(jìn)步。


在官網(wǎng)riscv.org/exchange/上，現(xiàn)在列出的RISC-V CPU內(nèi)核超過(guò)一百多個(gè)。如果你需要一個(gè)RISC-V CPU內(nèi)核，就可能從中找到一個(gè)適合的需求…當(dāng)然，你需要評(píng)估這一百多個(gè)CPU內(nèi)核，以準(zhǔn)確配置您的需求，并在幾秒鐘內(nèi)免費(fèi)構(gòu)建它！

WARP-V是最靈活的RISC-V CPU內(nèi)核，最近，印第安納大學(xué)的學(xué)生亞當(dāng)·拉茲曼（Adam Ratzman）為WARP-V創(chuàng)建了一個(gè)在線配置器。如果你需要一個(gè)中低端CPU內(nèi)核，請(qǐng)查看亞當(dāng)在warp-v.org.warp·v.org WARP-V內(nèi)核的工作。

我職業(yè)生涯的大部分時(shí)間都在設(shè)計(jì)高端CPU，這比我們上面談的更復(fù)雜。在單核性能競(jìng)賽中，CPU經(jīng)歷了復(fù)雜性不斷增加的瘋狂循環(huán)，隨后是簡(jiǎn)化需求。

技術(shù)趨勢(shì)對(duì)我們開(kāi)了一個(gè)有趣的玩笑。在90年代，由于摩爾定律給了更多的硅來(lái)玩，我們狼吞虎咽地實(shí)現(xiàn)了下一個(gè)wiz-bang投機(jī)伎倆，以獲得1%的單流性能優(yōu)勢(shì)。但是現(xiàn)在這樣的把戲在很多方面都對(duì)我們不利：
（1）更大的內(nèi)核，意味著更長(zhǎng)的導(dǎo)線和RC延遲，在現(xiàn)代工藝中，這主導(dǎo)了周期時(shí)間并降低了性能。
（2）更大的功率，我們必須以此來(lái)?yè)Q取性能。
（3）會(huì)耗盡空間，這意味著內(nèi)核數(shù)量減少，從而降低性能。
（4）增加了設(shè)計(jì)工作量，這意味著需要更長(zhǎng)時(shí)間來(lái)優(yōu)化下一個(gè)流程節(jié)點(diǎn)，這會(huì)影響性能。

這一切都是在說(shuō)，CPU設(shè)計(jì)不再需要500人的設(shè)計(jì)團(tuán)隊(duì)。我在2018年用了一周半的時(shí)間開(kāi)發(fā)了最初的WARP-V內(nèi)核。它不包含我在職業(yè)生涯中學(xué)習(xí)和開(kāi)發(fā)的任何高級(jí)CPU微體系結(jié)構(gòu)技術(shù)。這可能正是你想要的。另一方面，WARP-V的獨(dú)特之處在于它的靈活性。您將能夠相對(duì)快速地根據(jù)自己的需求對(duì)其進(jìn)行優(yōu)化，現(xiàn)在，這就是我們獲得性能的方式。

WARP-V靈活性的秘密，也是我的初創(chuàng)公司Redwood EDA的重點(diǎn)，是事務(wù)級(jí)Verilog (TL-Verilog)。TL-Verilog使WARP-V能夠從相同的源代碼中提供單周期CPU、七周期CPU或介于兩者之間的任何能力。它提供了使用相同的單頁(yè)代碼將WARP-V的任何配置連接到第三方RISC-V形式檢查器的能力。它有助于將ISA從微體系結(jié)構(gòu)中分離出來(lái)，因此除了RISC-V之外，WARP-V還可以支持MIPS和其他ISA。你無(wú)法從RTL獲得這種靈活性，而這種靈活性是成功芯片的關(guān)鍵。

WARP-V可能不是今天每個(gè)人的最佳選擇。到目前為止，它一直是一個(gè)小規(guī)模的努力，目前只是CPU核心，沒(méi)有與外圍設(shè)備捆綁在一起。但它應(yīng)該很好地服務(wù)于社區(qū)的很大一部分，并且顯示了一種不需要一百個(gè)不同的獨(dú)立核心就能使CPU平民化的方法。

RISC-V解放了ISA�，F(xiàn)在是時(shí)候解放CPU和其他組件，把專利留給更大的進(jìn)步。

編譯：鐠元素
英文：https://semiwiki.com/ip/risc-v/300408-a-free-risc-v-cpu-core-builder-democratizing-cpus/