【產(chǎn)通社，10月21日訊】楷登電子（Cadence；NASDAQ股票代碼：CDNS）官網(wǎng)消息，其將繼續(xù)與TSMC合作，認(rèn)證TSMC 5nm和7nm+ FinFET 制程技術(shù)設(shè)計解決方案在移動及高性能計算（HPC）設(shè)計領(lǐng)域的應(yīng)用。作為合作內(nèi)容之一，Cadence數(shù)字，簽核與定制/模擬工具獲得TSMC 5nm和7nm+工藝最新DRM（設(shè)計規(guī)則手冊）和SPICE認(rèn)證，相關(guān)制程設(shè)計套件（PDK）現(xiàn)已開放下載。7nm+項目的客戶已將Cadence設(shè)計實現(xiàn)、簽核與定制/模擬工具用于生產(chǎn)；5nm項目的早期客戶也正在推進(jìn)多個設(shè)計項目。

Cadence擁有完整集成的數(shù)字設(shè)計實現(xiàn)與簽核工具流程，并已經(jīng)獲得TSMC最新5nm和7nm+制程認(rèn)證。獲得7nm+工藝認(rèn)證的Cadence全流程工具包括Innovus設(shè)計實現(xiàn)系統(tǒng)、Quantus寄生提取解決方案、Tempus時序簽核解決方案、Voltus IC電源完整性解決方案、Voltus-Fi定制電源完整性解決方案和物理驗證系統(tǒng)（PVS）。獲得5nm工藝認(rèn)證的Cadence工具包括Innovus設(shè)計實現(xiàn)系統(tǒng)、Quantus提取解決方案、Tempus時序簽核解決方案、VoltusIC電源完整性解決方案和Voltus-Fi定制電源完整性解決方案。

專為TSMC 5nm與7nm+工藝優(yōu)化的Cadence數(shù)字與簽核工具可以為關(guān)鍵層和相關(guān)設(shè)計規(guī)則提供EUV支持，幫助客戶在先進(jìn)工藝節(jié)點達(dá)成功耗、性能和面積（PPA）目標(biāo)。針對5nm與7nm+工藝的最新優(yōu)化內(nèi)容包括：使用Genus綜合解決方案實現(xiàn)通孔支柱感知綜合和正饋引導(dǎo)，以及用于單元庫元件電遷移（EM）控制和EM預(yù)算統(tǒng)計支持的插腳訪問控制布線方法。

查詢進(jìn)一步信息，請訪問官方網(wǎng)站http://www.cadence.com。（Jack，環(huán)球電子導(dǎo)報）    （完）