【產(chǎn)通社，7月30日訊】力成科技(PowerTech)日前宣布，成功推出應(yīng)用于DDR2 DRAM封裝的DDP(Double Dice Package)技術(shù)，在目前的封裝設(shè)備下，藉由此項制程技術(shù)將可提升1倍的內(nèi)存容量。此一通過爾必達(Elpida)認證傳輸速率超過1Gbps的背對背DDP(Back-to-Back DDP package)封裝，計劃將于2007年第3季開始大量生產(chǎn)。

力成表示，DDP封裝內(nèi)含2顆1Gbit DDR2，其11 x 11.5mm的尺寸，與只含單顆晶粒的封裝相同，高度則維持JEDEC標(biāo)準(zhǔn)的1.2mm，小巧的外型設(shè)計確保封裝與現(xiàn)今的內(nèi)存模塊設(shè)計兼容。目前已通過TCT 1000cyc及PCT 192 hours的可靠度(Reliability)測試，與單顆晶粒封裝的質(zhì)量相當(dāng)。

于2006年成立的力成研發(fā)中心，目前擁有約100位研發(fā)工程師，并持續(xù)不斷地與許多像爾必達這樣的世界級一流客戶共同合作開發(fā)新封裝技術(shù)及產(chǎn)品。此次運用創(chuàng)新的封裝技術(shù)，諸如基板的設(shè)計及材料的挑選，促使頂端及底端的晶粒在相同的RLC loading下產(chǎn)生更佳的電性效能。

力成技術(shù)長Ronald Takao Iwata表示，此一技術(shù)對DRAM內(nèi)存客戶提供了良好的解決方案，尤其是滿足尖端應(yīng)用的需求，相信wBGA DDP將會成為DRAM市場中最具競爭力的設(shè)計之一。而力成研發(fā)中心也將持續(xù)致力于精進封裝測試技術(shù)發(fā)展，并對客戶提供最經(jīng)濟且高效能的封裝方案。

近 期市場出現(xiàn)許多DRAM堆棧技術(shù)解決方案，如運用solder ball連接方法做封裝堆棧、Tessera的μPILR技術(shù)、運用RDL(Redistribution Layer，將bond pads的位置從中心移至周邊)或是TSV(運用Silicon Via)將晶圓層層堆棧。然而，鑒于封裝堆棧過程中易產(chǎn)生額外的基板成本、平坦度考慮、RDL及TSV成本過高等問題，使得上述解決方法，距離技術(shù)成熟的 階段仍需相當(dāng)?shù)臅r間。

力成指出，針對多晶粒(MCP)封裝技術(shù)，由于Flash的bond pads位于芯片的兩邊，使得焊線較短，加上背面研磨(BSG)過程較不易造成損傷，即使是厚度20μm的芯片依舊可行，故使得Flash產(chǎn)品較易應(yīng)用于 芯片堆棧技術(shù)。然而DRAM的bond pads位于晶粒的中心區(qū)域，加上背面研磨過程中易造成Cell損傷等問題，使得DRAM芯片堆棧遠較Flash困難。

針對前述問題，力成wBGA DDP技術(shù)最適化的基板設(shè)計，使得頂端和底端兩晶粒發(fā)揮最佳的電性效能；其獨特的背面研磨制程控制，可將DRAM Cell的損害降至最低；此外，藉由封膠材料挑選及過程控制，可減少線彎以及膠體彎翹(warpage)的發(fā)生。力成表示，此一技術(shù)創(chuàng)舉將激勵該公司的DDR3 DDP、DDR2 QDP、低成本RDL替代方案，以及Tessera μPILR封裝技術(shù)方法持續(xù)的研究發(fā)展，以提供客戶更先進、經(jīng)濟的封裝方案。

查詢進一步信息，請訪問http://www.pti.com.tw/ptiweb/index1.aspx