【產通社，12月7日訊】Cadence設計系統(tǒng)公司 (NASDAQ: CDNS)消息，中芯國際集成電路制造有限公司（SMIC；NYSE股票代碼：SMI；HKEX股票代碼：981）已經將CadenceR Silicon Realization產品作為其65納米參考流程4.1版本（Reference Flow 4.1）可制造性設計（DFM）以及低功耗技術的核心。以Cadence Encounter Digital Implementation System為基礎，兩家公司合作為65納米系統(tǒng)級芯片（SoC）設計提供了一個完整的端到端的Silicon Realization流程。

經過嚴格評估，中芯國際選擇了Cadence Silicon Realization產品，基于其強大的層次化流程 (hierarchical flow)，應用于大規(guī)模和高質量的設計。中芯國際認為此緊湊結合了功能性、物理和電氣領域的整合流程，可用于評估、邏輯設計、驗證、物理實現與設計內簽收，并大大提高設計師的效率、易用性, 及獲得更具確定性的結果 (deterministic results)。

中芯國際流程中包含的Cadence Silicon Realization技術包括IncisiveR Enterprise Simulator、EncounterR RTL Compiler、Encounter Test、 Encounter ConformalR Low Power、Encounter Conformal Equivalence Checker、 Encounter Digital Implementation System、QRC Extraction、Encounter Timing System、Encounter Power System、Litho Physical Analyzer、Litho Electrical Analyzer、Cadence CMP Predictor和AssuraR Physical Verification。

Cadence最近公布了一款全新的全盤式Silicon Realization方法，芯片開發(fā)不再是傳統(tǒng)的單點工具拼貼，而是采用流線化的端到端綜合技術、工具與方法學。這種新方法著重于提供能確保達成Silicon Realization的產品和技術所需的三個條件：統(tǒng)一的設計意圖、提取(abstraction)和收斂 (convergence)。這種方法是Cadence公司其EDA360(Electronic Design Automation 360, 一個新的電子自動化設計系統(tǒng)) 戰(zhàn)略的一個關鍵組成部分，目標是提高生產力、可預測性和可盈利性，同時降低風險。

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