三十多年來，EDA技術(shù)經(jīng)歷了計算機輔助設(shè)計CAD(Computer Assist Design)、計算機輔助工程設(shè)計CAE(Computer Assist Engineering Design)和電子系統(tǒng)設(shè)計自動化ESDA(Electronic System Design Automation)三個發(fā)展階段。

20世紀70年代，隨著中小規(guī)模集成電路的出現(xiàn)和應(yīng)用，傳統(tǒng)的手工制圖設(shè)計PCB和IC的方法已無法滿足設(shè)計精度和效率的要求，人們開始借助計算機二維平面圖形編輯與分析工具進行IC版圖編輯和PCB布局布線，從而產(chǎn)生了CAD的概念。受當(dāng)時計算機工作平臺的制約，CAD所支持的設(shè)計工作有限且性能比較差。

20世紀80年代為CAE階段。與CAD相比，CAE增加了電路功能設(shè)計和結(jié)構(gòu)設(shè)計，并且通過電氣連接網(wǎng)表將兩者結(jié)合在一起，以實現(xiàn)工程設(shè)計。其主要功能包括：原理圖輸入、邏輯仿真、電路分析、自動布局布線以及PCB后分析。但是，大部分從原理圖出發(fā)的EDA工具仍然不能適應(yīng)復(fù)雜電子系統(tǒng)設(shè)計的要求，而且具體化的元件圖形制約著優(yōu)化設(shè)計。

20世紀90年代為ESDA階段。盡管CAD/CAE技術(shù)取得了巨大的成功，但在整個設(shè)計過程中，自動化和智能化程度不高。各種EDA軟件互不兼容，直接影響到設(shè)計環(huán)節(jié)間的銜接。于是，設(shè)計師逐步從使用硬件轉(zhuǎn)向設(shè)計硬件，從電路級電子產(chǎn)品開發(fā)轉(zhuǎn)向系統(tǒng)級電子產(chǎn)品開發(fā)。ESDA工具便是以系統(tǒng)級設(shè)計為核心，包括系統(tǒng)行為級描述與結(jié)構(gòu)級綜合、系統(tǒng)仿真與測試驗證、系統(tǒng)劃分與指標分配、系統(tǒng)決策與文件生成等一整套的電子系統(tǒng)設(shè)計自動化工具。ESDA技術(shù)的出現(xiàn)，極大地提高了系統(tǒng)設(shè)計的效率，使設(shè)計師擺脫了大量的輔助設(shè)計工作，把精力集中于創(chuàng)造性的方案與概念構(gòu)思上，從而極大地提高了設(shè)計效率，并縮短了產(chǎn)品的研制周期。

ESDA代表了當(dāng)今電子設(shè)計技術(shù)的最新發(fā)展方向，它的基本特征是設(shè)計人員按照“自頂向下”的設(shè)計方法，對整個系統(tǒng)進行方案設(shè)計和功能劃分，然后采用硬件描述語言（HDL）完成系統(tǒng)行為級設(shè)計，最后通過綜合器和適配器生成最終的目標器件。這樣的設(shè)計方法被稱為高層次的電子設(shè)計方法。

· 物理工具和邏輯工具

EDA物理工具用來完成設(shè)計中的實際物理問題，如芯片布局、印刷電路板布線等。邏輯工具是基于網(wǎng)表、布爾邏輯、傳輸時序等概念，首先由原理圖編輯器或硬件描述語言進行設(shè)計輸入，然后利用EDA系統(tǒng)完成綜合、仿真、優(yōu)化等過程，最后生成物理工具可以接受的網(wǎng)表或VHDL、Verilog-HDL的結(jié)構(gòu)化描述。

· Top-down和并行設(shè)計方法

現(xiàn)代EDA主要采用并行工程和Top-down（自上而下）的設(shè)計方法。傳統(tǒng)的電子設(shè)計思路是選擇標準集成電路Bottom-Up（自底向上）地構(gòu)造一個新的系統(tǒng),這樣的設(shè)計方法不僅效率低、成本高而且還容易出錯。Top-down從系統(tǒng)設(shè)計入手，在頂層進行功能方框圖的劃分和結(jié)構(gòu)設(shè)計，在方框圖一級進行仿真、糾錯，并用VHDL、Verilog HDL對系統(tǒng)行為進行描述，并對系統(tǒng)進行驗證，最后再用邏輯綜合優(yōu)化工具生成具體的門電路網(wǎng)表，這樣其對應(yīng)的物理實現(xiàn)級可以是印刷電路板或?qū)Ｓ眉呻娐�。由于設(shè)計的主要仿真和調(diào)試過程是在高層次上完成的，這不僅有利于早期發(fā)現(xiàn)結(jié)構(gòu)設(shè)計上的錯誤，避免設(shè)計工作的浪費，而且也減少了邏輯功能仿真的工作量，提高了設(shè)計的一次成功率。

傳統(tǒng)的串行設(shè)計方法是把設(shè)計項目劃分成許多個可以操作的小塊，逐塊加以解決。而新的設(shè)計方法與傳統(tǒng)串行設(shè)計方法不同，它要求在網(wǎng)絡(luò)化的環(huán)境下，配備設(shè)計進程管理器（服務(wù)器）和多個設(shè)計客戶終端，允許許多個設(shè)計人員同時在同一公用的數(shù)據(jù)庫平臺上，開展并行的設(shè)計，軟件工具能自動地協(xié)調(diào)對設(shè)計所做的修改，解決因為修改引起的沖突。

· ASIC和PLD

現(xiàn)代電子產(chǎn)品的復(fù)雜度日益加深，一個電子系統(tǒng)可能由數(shù)萬個中小規(guī)模集成電路構(gòu)成，這就帶來了體積大、功耗大、可靠性差的問題，解決這一問題的有效方法就是采用ASIC (Application Specific Integrated Circuits)芯片進行設(shè)計。ASIC按照設(shè)計方法的不同可分為：全定制ASIC，半定制ASIC，可編程ASIC。

設(shè)計全定制ASIC芯片時，設(shè)計師要定義芯片上所有晶體管的幾何圖形和工藝規(guī)則，最后將設(shè)計結(jié)果交由IC廠家掩膜制造完成。這樣的芯片可以獲得最優(yōu)的性能，但開發(fā)周期長，費用高，只適合大批量產(chǎn)品開發(fā)。

半定制ASIC芯片的版圖設(shè)計方法與全定制的有所不同，分為門陣列設(shè)計法和標準單元設(shè)計法。這兩種方法都是約束性的設(shè)計方法，其主要目的就是簡化設(shè)計，以犧牲芯片性能為代價以縮短開發(fā)時間。

可編程ASIC也叫PLD（可編程邏輯器件）。當(dāng)設(shè)計人員完成PLD版圖設(shè)計后，在實驗室內(nèi)就可以燒制出自己的芯片，而無須IC廠家的參與。PLD自七十年代以來，經(jīng)歷了PAL、GAL、CPLD、FPGA幾個發(fā)展階段，其中CPLD/FPGA屬高密度可編程邏輯器件，它將掩膜ASIC集成度高的優(yōu)點和可編程邏輯器件設(shè)計生產(chǎn)方便的特點結(jié)合在一起，大大縮短了開發(fā)周期，使產(chǎn)品能以最快的速度上市，特別適合產(chǎn)品的樣品開發(fā)和小批量生產(chǎn)；而當(dāng)市場擴大時，它也可以很容易的轉(zhuǎn)由掩膜ASIC實現(xiàn)，因此開發(fā)風(fēng)險也大為降低。

上述ASIC芯片，尤其是ASIC器件，已成為現(xiàn)代高層次電子設(shè)計方法的實現(xiàn)載體。

· HDL

HDL（硬件描述語言）是一種用于設(shè)計電子硬件系統(tǒng)的計算機語言。它用軟件編程的方式來描述電子系統(tǒng)的邏輯功能、電路結(jié)構(gòu)和連接形式。與傳統(tǒng)的門級描述方式相比，它更適合大規(guī)模系統(tǒng)的設(shè)計。1985年美國國防部正式推出了VHDL(超高速集成電路硬件描述語言)，1987年IEEE采納VHDL為硬件描述語言標準（IEEE STD-1076）。VHDL幾乎覆蓋了以往各種硬件描述語言的功能，整個自頂向下或自底向上的電路設(shè)計過程都可以用VHDL來完成。VHDL是目前ASIC設(shè)計和PLD設(shè)計的一種主要輸入工具。另一種與VHDL語言平分秋色的硬件描述語言是Veriolg HDL。

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