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英特爾聯(lián)合創(chuàng)始人戈登·摩爾在半世紀前提出的摩爾定律，是指每代制程工藝都要讓芯片上的晶體管數(shù)量翻一番�？v觀芯片每代創(chuàng)新歷史，業(yè)界一直遵循這一定律，并按前一代制程工藝縮小約0.7倍來對新制程節(jié)點命名，這種線性微縮意味著晶體管密度翻番。因此，出現(xiàn)了90nm、65nm、45nm、32nm——每一代制程節(jié)點都能在給定面積上，容納比前一代多一倍的晶體管。
但是最近，也許是因為制程進一步的微縮越來越難，一些公司背離了摩爾定律的法則。即使晶體管密度增加很少，或者根本沒有增加，但他們?nèi)岳^續(xù)為制程工藝節(jié)點命新名。結果導致這些新的制節(jié)點名稱根本無法體現(xiàn)位于摩爾定律曲線的正確位置。
行業(yè)亟需一種標準化的晶體管密度指標，以便給客戶一個正確的選擇。客戶應能夠隨時比較芯片制造商不同的制程，以及各個芯片制造商的“同代”產(chǎn)品。但半導體制程以及各種設計日益復雜使標準化更具挑戰(zhàn)性。
如果要標準化，有一種簡單的計算公式就是用柵極距（柵極寬度再加上晶體管柵極之間的間距）乘以最小金屬距（互連線寬度加上線間距），但是這并不包含邏輯單元設計，而邏輯單元設計才會影響真正的晶體管密度。另一種計算公式——柵極距乘以邏輯單元高度——是糾正上述缺失朝著正確方向的一步。但是這兩種計算公式，都沒有充分考慮到一些二階設計規(guī)則。它們都不能真正衡量實際實現(xiàn)的晶體管密度，因為它們都沒有試圖說明設計庫中不同類型的邏輯單元及這些指標量化相對于上一代的相對密度。行業(yè)真正需要的是給定面積（每平方毫米）內(nèi)的晶體管絕對數(shù)量。另一種極端的公式，簡單地用一個芯片的總晶體管數(shù)除以面積是毫無意義的，因為大量設計決策都會對它產(chǎn)生影響——例如緩存大小和性能目標等因素，都會導致這個值發(fā)生巨大變化。
此時是讓我們重新啟用曾經(jīng)流行但一度“失寵”的一個計算公式了，它基于標準邏輯單元的晶體管密度，并包含決定典型設計的多個權重因素。盡管任何設計庫中都有很多標準單元的選擇，但是我們可以拿出一個普及的、非常簡單的單元——2輸入NAND單元（4個晶體管），以及一個比較復雜、但也非常常見的單元：掃描觸發(fā)器（SFF）。這能夠推導出之前被接受的晶體管密度測量公式。
0.6 × NAND2晶體管數(shù)量/NAND2單元面積 + 0.4 × 掃描觸發(fā)器晶體管數(shù)/掃描觸發(fā)器單元面積 = 晶體管數(shù)量/平方毫米
（0.6和0.4權重反映一個典型設計中非常小和非常大單元的比率）
每個芯片制造商在提到制程節(jié)點時，都應披露用這個簡單公式所測算出的MTr/mm2（每平方毫米晶體管數(shù)量（單位：百萬））單位中邏輯晶體管密度。逆向工程公司可隨時驗證這個數(shù)據(jù)。
但還有一個重要的指標也不能忽略：SRAM單元尺寸。由于不同的芯片中有各種SRAM到邏輯的比率，最好在NAND + SFF密度指標旁邊，分別標注SRAM單元尺寸。
通過采用這個計算公式，行業(yè)可以厘清制程節(jié)點命名的混亂狀況，從而專心致志推動摩爾定律向前發(fā)展。
本文作者：
馬博（Mark Bohr），英特爾高級院士、技術與制造事業(yè)部制程架構與集成總監(jiān)。他于1978年加入英特爾，一直負責內(nèi)存和微處理器產(chǎn)品的制程技術的制程集成及元件設計。目前引領英特爾7nm邏輯技術的開發(fā)工作。
此外，他還是電氣與電子工程師協(xié)會（IEEE）的院士，并榮獲2012年IEEE的西澤潤一獎和2003年IEEE的安迪·格魯夫獎。2005年，他被選入美國國家工程學院。他擁有集成電路制程領域的73項專利，并曾撰寫或合著49篇公開發(fā)表的論文。
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