現(xiàn)今許多數(shù)據(jù)采樣系統(tǒng)都包含高速、高分辨率的ADC（模擬-數(shù)字轉(zhuǎn)換器）。出于低成本和低功率損耗的需要，這些系統(tǒng)通常采用基于CMOS的開關(guān)電路和以電容為基礎(chǔ)的ADC進行設(shè)計。當(dāng)中的ADC采用非緩沖的前端直接與采樣網(wǎng)絡(luò)進行耦合。為了有效的降低噪聲和信號失真，因此有必要使用高速、低噪聲、低失真的運算放大器驅(qū)動ADC。而要達(dá)到失真最小，運算放大器的輸出必須在ADC的采集時間內(nèi)穩(wěn)定到預(yù)定的數(shù)值。

通常測量運算放大器的穩(wěn)定時間可以通過datasheet給出的頻率響應(yīng)時間計算，也可以用示波器通過探針測量輸出，但是那樣受示波器分辨率的限制。有時，運算放大器的輸入和輸出的不同被放大以提高精確度。這些方法都受到示波器分辨率或者電路寄生參數(shù)的影響。此外，運算放大器的穩(wěn)定時間會受到示波器的探針的寄生電容和寄生電感的影響。另外一種方法，將輸入和輸出的差異放大可以增加測量的精確度。以上提到的方法都沒有考慮ADC采樣電路和封裝的寄生電容和寄生電感。

穩(wěn)定時間（settling time）指的是從理想的瞬態(tài)階躍輸入到閉環(huán)放大器的輸出參數(shù)的數(shù)值保持在對稱誤差區(qū)域內(nèi)所占用的時間。穩(wěn)定時間包括非常短暫的傳輸延遲時間，以及輸出穩(wěn)定到最終值所需要的時間，這個時間主要是從過載的情況轉(zhuǎn)變到預(yù)定的在允許誤差范圍的輸出。對于高分辨率的ADC，誤差的范圍通常是ADC的最低有效位（LSB-least significant bit）的四分之一。