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科技領(lǐng)域最著名的定律之一是摩爾定律（Moore's Law）,它描述并預(yù)測了晶體管的縮小，這由一組大約兩年一次的稱為技術(shù)節(jié)點(diǎn)的時(shí)間點(diǎn)來表示。就像一些基于物理學(xué)的末日時(shí)鐘一樣，幾十年來，隨著工程師們設(shè)法定期將同一塊硅片上可以容納的晶體管數(shù)量增加一倍，節(jié)點(diǎn)數(shù)量不斷下降。
當(dāng)Gordon Moore第一次以他的名字命名這種趨勢時(shí)，還沒有節(jié)點(diǎn)（node）這種東西，只有大約50個(gè)晶體管可以經(jīng)濟(jì)地集成在一個(gè)IC上。但是，經(jīng)過幾十年的努力和數(shù)千億美元的投資，看看我們已經(jīng)走了多遠(yuǎn)！如果你有幸在一部高端智能手機(jī)上閱讀這篇文章，它里面的處理器使用所謂的7納米節(jié)點(diǎn)技術(shù)制造的，這意味著在一平方毫米的硅中有大約1億個(gè)晶體管，行業(yè)領(lǐng)導(dǎo)者正在致力于所謂的1納米節(jié)點(diǎn)。
然后呢？
畢竟，1納米幾乎不是五個(gè)硅原子的寬度。因此，你有理由認(rèn)為，摩爾定律很快將不復(fù)存在，半導(dǎo)體制造技術(shù)的進(jìn)步不會帶來處理能力的進(jìn)一步躍升，固態(tài)器件工程是一條沒有出路的職業(yè)道路。
不過，你錯(cuò)了。半導(dǎo)體技術(shù)節(jié)點(diǎn)系統(tǒng)描繪的畫面是錯(cuò)誤的。7納米晶體管的大多數(shù)關(guān)鍵特性實(shí)際上比7納米大得多，術(shù)語和物理現(xiàn)實(shí)之間的脫節(jié)已經(jīng)持續(xù)了大約20年。當(dāng)然，這不是什么秘密，但它確實(shí)帶來了一些非常不幸的后果。
一個(gè)是對“節(jié)點(diǎn)”的持續(xù)關(guān)注掩蓋了一個(gè)事實(shí)，即即使在CMOS晶體管幾何結(jié)構(gòu)不再有擠壓的情況下，半導(dǎo)體技術(shù)仍將繼續(xù)推動計(jì)算向前發(fā)展。另一個(gè)原因是，持續(xù)的以節(jié)點(diǎn)為中心的半導(dǎo)體發(fā)展觀點(diǎn)未能像過去那樣為行業(yè)指明前進(jìn)的方向。最后，令人憤怒的是，如此多的股票被投入到一個(gè)根本毫無意義的數(shù)字中。
尋找更好的方法來標(biāo)記行業(yè)的里程碑，這種努力將產(chǎn)生明顯更好的替代方案。但是，在一個(gè)競爭激烈的行業(yè)里，專家們會團(tuán)結(jié)在一個(gè)人的背后嗎？但愿如此，這樣我們就能再次擁有一種有效的方法來衡量這個(gè)世界上最大、最重要、最具活力的行業(yè)之一的進(jìn)步。
自1971年英特爾4004微處理器發(fā)布以來，MOS晶體管的線性尺寸縮小了約1000倍，單個(gè)芯片上的晶體管數(shù)量增加了約1500萬倍。用于衡量集成密度顯著進(jìn)步的指標(biāo)主要是稱為金屬半節(jié)距（metal half-pitch）和柵極長度（gate length）的尺寸。方便的是，在很長一段時(shí)間里，它們的數(shù)量差不多。
金屬半間距是芯片上從一個(gè)金屬互連開始到下一個(gè)金屬互連開始的距離的一半。在這十年之前占主導(dǎo)地位的二維或“平面”晶體管設(shè)計(jì)中，柵極長度測量晶體管源極和漏極之間的空間。在那個(gè)空間里是器件的柵極疊層，它控制著源極和漏極之間的電子流。歷史上，它是決定晶體管性能的最重要的尺寸，因?yàn)檩^短的柵極長度意味著更快的開關(guān)器件。
在柵極長度和金屬半間距大致相當(dāng)?shù)臅r(shí)代，它們開始代表芯片制造技術(shù)的定義特征，成為節(jié)點(diǎn)數(shù)。芯片上的這些功能通常每一代都會縮小30%。這樣的減少使得晶體管密度加倍，因?yàn)閷⒕匦蔚膞和y尺寸減少30%意味著面積減半。
在整個(gè)20世紀(jì)70年代和80年代，使用柵極長度和半節(jié)距作為節(jié)點(diǎn)數(shù)達(dá)到了目的，但在20世紀(jì)90年代中期，這兩個(gè)特征開始分離。為了繼續(xù)在速度和器件效率方面取得歷史性的進(jìn)步，芯片制造商比更積極地縮短柵極長度。例如，使用所謂的130納米節(jié)點(diǎn)制造的晶體管實(shí)際上有70納米的柵極。結(jié)果是，摩爾定律密度倍增路徑得到了延續(xù)，但閘極長度卻不成比例地縮小了。然而很大程度上，工業(yè)界仍然堅(jiān)持舊的節(jié)點(diǎn)命名慣例。
無意義的技術(shù)節(jié)點(diǎn)
在20世紀(jì)90年代中期之前，邏輯技術(shù)節(jié)點(diǎn)與它們生產(chǎn)的CMOS晶體管的柵極長度同義。實(shí)際的門長度在一段時(shí)間內(nèi)收縮得更快，然后停止收縮。
資料來源：斯坦福納米電子實(shí)驗(yàn)室，維基百科，IEEE 2020年設(shè)備和系統(tǒng)國際路線圖
GMT方法
光刻技術(shù)的局限性：最先進(jìn)的光刻技術(shù)——極紫外光刻，依賴于波長為13.5納米的光。這意味著芯片功能將很快停止萎縮。芯片制造商將不得不轉(zhuǎn)向單片3D集成，增加器件層，以保持硅CMOS的密度增加。GMT方法通過說明兩個(gè)最關(guān)鍵特征的尺寸、接觸柵極間距和金屬間距以及層數(shù)來跟蹤這一點(diǎn)。
光刻技術(shù)的局限性：最先進(jìn)的光刻技術(shù)——極紫外光刻，依賴于波長為13.5納米的光。這意味著芯片功能將很快停止萎縮。芯片制造商將不得不轉(zhuǎn)向單片3D集成，增加器件層，以保持硅CMOS的密度增加。GMT方法通過說明兩個(gè)最關(guān)鍵特征的尺寸、接觸柵極間距和金屬間距以及層數(shù)來跟蹤這一點(diǎn)。
來源：斯坦福納米電子實(shí)驗(yàn)室，IEEE 2020年器件和系統(tǒng)國際路線圖
21世紀(jì)初的發(fā)展使事情進(jìn)一步分開，因?yàn)樘幚砥饔龅搅斯牡南拗啤９こ處焸冋业搅瞬粩喔倪M(jìn)器件的方法。例如，將晶體管的部分硅置于應(yīng)變下，可以使電荷載流子在較低電壓下更快地通過，從而提高CMOS器件的速度和功效，而不會使柵極長度變得更小。
事情變得更加奇怪，因?yàn)殡娏餍孤﹩栴}需要對CMOS晶體管進(jìn)行結(jié)構(gòu)上的改變。2011年，當(dāng)英特爾轉(zhuǎn)向22納米節(jié)點(diǎn)的FinFETs時(shí)，這些器件的柵極長度為26納米，半節(jié)距為40納米，鰭寬為8納米。
IEEE Life Fellow和英特爾資深人士Paolo Gargini表示，該行業(yè)的節(jié)點(diǎn)編號“當(dāng)時(shí)完全沒有意義，因?yàn)樗c你在芯片上找到的任何與你真正從事的相關(guān)尺寸都沒有關(guān)系，”他正在領(lǐng)導(dǎo)一項(xiàng)新的度量工作。
半導(dǎo)體行業(yè)需要更好的東西，這是一個(gè)廣泛的共識，盡管不是普遍的共識。一種解決方法是簡單地將命名法與對晶體管重要的實(shí)際特征的尺寸重新對齊。這并不意味著回到柵極長度，這不再是最重要的特征。取而代之的是，建議使用兩種方法來衡量制造邏輯晶體管所需面積的實(shí)際限制。一種稱為接觸柵極間距，這個(gè)短語指的是從一個(gè)晶體管的柵極到另一個(gè)晶體管的柵極的最小距離。另一個(gè)重要指標(biāo)是金屬間距，它衡量兩個(gè)水平互連之間的最小距離。(不再有任何理由將金屬間距一分為二，因?yàn)闁艠O長度現(xiàn)在不太相關(guān)。)
Arm首席研究工程師Brian Cline解釋說，這兩個(gè)值是在新流程節(jié)點(diǎn)中創(chuàng)建邏輯的“最小公分母”。這兩個(gè)值的乘積是晶體管最小可能面積的一個(gè)很好的估計(jì)。每一個(gè)其他的設(shè)計(jì)步驟——形成邏輯或SRAM單元、電路塊——都會增加這個(gè)最小值。“一個(gè)具有優(yōu)良物理設(shè)計(jì)參數(shù)的邏輯工藝將使這個(gè)值的退化最小化”。
Gargini是IEEE國際設(shè)備和系統(tǒng)路線圖(IRDS)的主席提出，該行業(yè)通過采用三個(gè)數(shù)字的度量標(biāo)準(zhǔn)來“回歸現(xiàn)實(shí)”，這三個(gè)數(shù)字結(jié)合了接觸柵極間距(G)、金屬間距(M)以及對未來芯片至關(guān)重要的片上器件的層數(shù)(T)。
“你只需要知道這三個(gè)參數(shù)就可以評估晶體管密度，”ITRS的負(fù)責(zé)人Gargini說。
IRDS的路線圖顯示，5納米芯片具有48納米的接觸柵極間距，36納米的金屬間距，以及單層——制造公制G48M36T1。它并不完全是脫口而出，但它傳達(dá)了比“5納米節(jié)點(diǎn)”更多的有用信息。
與節(jié)點(diǎn)命名法一樣，這種GMT度量的柵極間距和金屬間距值將在十年內(nèi)不斷減小。然而，按照目前的進(jìn)展速度，它們將越來越慢，大約10年后達(dá)到終點(diǎn)。到那時(shí)，金屬間距將接近極紫外光刻所能解決的極限。雖然上一代光刻機(jī)成功地以低成本高效率突破了193納米波長的感知極限，但沒人認(rèn)為同樣的事情會發(fā)生在極紫外光上。
“大約在2029年，我們將達(dá)到光刻技術(shù)的極限，”Gargini說。之后，前進(jìn)的方向是堆疊....這是我們增加密度的唯一方法。
這時(shí)，層數(shù)(T)項(xiàng)將開始變得重要。今天先進(jìn)的硅CMOS是單層晶體管，通過十幾層金屬互連連接成電路。但是如果你能制造兩層晶體管，你可能一下子就能讓器件的密度翻倍。
對于硅CMOS來說，目前還在實(shí)驗(yàn)室中，但應(yīng)該不會太久。十多年來，工業(yè)研究人員一直在探索生產(chǎn)“單片3D集成電路”的方法，這種芯片上的晶體管層層疊加。這并不容易，因?yàn)楣杓庸囟韧ǔ：芨�，以至于建造一層會損壞另一層。盡管如此，一些工業(yè)研究機(jī)構(gòu)(特別是比利時(shí)納米技術(shù)研究公司Imec、法國CEA-Leti和英特爾)正在開發(fā)技術(shù)，在CMOS邏輯中構(gòu)建兩種類型的晶體管——NMOS和PMOS——一種在另一種之上。
即將到來的非硅技術(shù)可能會更快實(shí)現(xiàn)3D。例如，麻省理工學(xué)院教授Max Shulaker和他的同事已經(jīng)參與了依賴多層碳納米管晶體管的3D芯片的開發(fā)。因?yàn)槟憧梢栽谙鄬^低的溫度下加工這些器件，所以你可以比硅器件更容易地將它們組裝成多層。
其他人則在研究邏輯或記憶器件，這些器件可以內(nèi)置在矽上方的金屬互連層中。這些包括微機(jī)械繼電器和由原子薄半導(dǎo)體如二硫化鎢制成的晶體管。
大約一年前，一群杰出的學(xué)者聚集在加州大學(xué)伯克利分校，提出了他們自己的衡量標(biāo)準(zhǔn)。
這個(gè)非正式小組包括了半導(dǎo)體研究領(lǐng)域的一些知名人士。出席2019年6月會議的是所有三名獲得FinFET榮譽(yù)的伯克利工程師:胡正明、蘇宰·劉金標(biāo)和杰弗里·博科。Bokor是該大學(xué)電氣工程的主席。胡是世界上最大的半導(dǎo)體代工廠臺積電的前首席技術(shù)官，他今年獲得了IEEE榮譽(yù)勛章。劉是工程學(xué)院的院長，也是英特爾公司的董事會成員。來自伯克利的還有Sayeef Salahuddin，鐵電設(shè)備開發(fā)的先驅(qū)。
在斯坦福大學(xué)，有TSMC大學(xué)教授兼企業(yè)研究副總裁H.-S. Philip Wong，發(fā)明了關(guān)鍵的自測技術(shù)并與Wong共同開發(fā)了第一臺基于碳納米管的計(jì)算機(jī)的Subhasish Mitra，以及英特爾前董事會成員、斯坦福大學(xué)任職時(shí)間最長的工程學(xué)院院長James D. Plummer。TSMC研究人員Kerem Akarvardar和麻省理工學(xué)院的Dimitri Antonidis隨后加入。
他們都覺得自己的專業(yè)對頂尖學(xué)生越來越?jīng)]有吸引力，尤其是美國學(xué)生，劉說。這種信念背后的邏輯似乎很簡單：如果你看到一個(gè)領(lǐng)域在10年后不太可能取得進(jìn)步，你為什么要花4到6年的時(shí)間來訓(xùn)練它呢？她說，當(dāng)“我們實(shí)際上需要越來越多的創(chuàng)新解決方案來繼續(xù)推進(jìn)計(jì)算技術(shù)”時(shí)，這種對優(yōu)等生缺乏吸引力的感覺就來了。
這個(gè)專家組合尋找一個(gè)度量標(biāo)準(zhǔn)，將消除盛傳的節(jié)點(diǎn)末日時(shí)鐘。至關(guān)重要的是，他們決定，這個(gè)指標(biāo)不應(yīng)該有自然的終點(diǎn)。換句話說，數(shù)字應(yīng)該隨著進(jìn)步而上升，而不是下降。它還必須簡單、準(zhǔn)確，并且與改進(jìn)半導(dǎo)體技術(shù)的主要目的——更強(qiáng)大的計(jì)算系統(tǒng)——相關(guān)。
為此，他們想要的不僅僅是描述制造處理器的技術(shù)，就像IRDS的GMT標(biāo)準(zhǔn)那樣。他們想要一個(gè)不僅考慮處理器，還考慮整個(gè)計(jì)算機(jī)系統(tǒng)的其他關(guān)鍵性能影響因素的指標(biāo)。這可能看起來過于雄心勃勃，也許確實(shí)如此，但它符合計(jì)算開始走的方向。
打開英特爾Stratix 10現(xiàn)場可編程門陣列的包裝，您會發(fā)現(xiàn)它不僅僅是一個(gè)FPGA處理器。在封裝內(nèi)部，處理器芯片被一系列“小芯片”包圍，其中包括兩個(gè)高帶寬DRAM芯片。一小片蝕刻有密集互連陣列的硅將處理器與存儲器連接起來。
從最基本的角度來說，計(jì)算機(jī)就是這樣：邏輯、內(nèi)存以及它們之間的連接。因此，為了提出新的度量標(biāo)準(zhǔn)，Wong和他的同事們選擇了這些成分的密度作為參數(shù)，稱它們?yōu)镈L、DM和DC。結(jié)合下標(biāo)，他們稱他們的想法為LMC度量。
總的來說，DL、DM和DC方面的改進(jìn)是對計(jì)算系統(tǒng)整體速度和能效的主要貢獻(xiàn)，尤其是在當(dāng)今以數(shù)據(jù)為中心的計(jì)算時(shí)代，LMC指標(biāo)的發(fā)起人如是說。他們繪制了歷史數(shù)據(jù)，顯示了邏輯、記憶和連接性增長之間的相關(guān)性，表明DL、DM和DC的平衡增長已經(jīng)持續(xù)了幾十年。他們認(rèn)為，這種平衡隱含在計(jì)算機(jī)體系結(jié)構(gòu)中——而且，引人注目的是，它適用于各種復(fù)雜程度的計(jì)算系統(tǒng)，從移動和桌面處理器一直到世界上最快的超級計(jì)算機(jī)。Wong說，這種平衡的增長表明未來需要類似的改進(jìn)。
LMC方法
節(jié)點(diǎn)指標(biāo)的另一種替代方法稱為LMC，它通過陳述邏輯密度(DL)、主存密度(DM)和連接它們的互連密度(DC)來捕捉技術(shù)的價(jià)值。
來源:H.-S. Philip Wong等人，“半導(dǎo)體技術(shù)的密度度量”，IEEE會議錄，2020年4月
在LMC度量中，DL是邏輯晶體管的密度，單位為每平方毫米的器件數(shù)量。DM是每平方毫米內(nèi)存單元中系統(tǒng)主內(nèi)存的密度。DC是邏輯和主存儲器之間的連接，以每平方毫米的互連為單位。如果有多層設(shè)備或3D芯片堆疊，則平方毫米以上的整個(gè)體積都算在內(nèi)。
DL可能是三者中歷史上最熟悉的，因?yàn)閺牡谝粋�(gè)IC開始，人們就一直在計(jì)算一個(gè)芯片上的晶體管數(shù)量。雖然聽起來很簡單，但事實(shí)并非如此。處理器上不同類型的電路在密度上有所不同，這主要是因?yàn)檫B接這些設(shè)備的互連。邏輯芯片中最密集的部分通常是SRAM存儲器，它構(gòu)成了處理器的高速緩存，數(shù)據(jù)存儲在其中，以便快速、重復(fù)地訪問。這些緩存是由六個(gè)晶體管單元組成的大型陣列，可以緊密地組裝在一起，部分原因是它們的規(guī)則性。以此衡量，迄今為止報(bào)道的DL最高值是使用TSMC 5納米工藝制造的135兆位SRAM陣列，相當(dāng)于每平方毫米2.86億個(gè)晶體管。在提議的命名法中，應(yīng)該寫成2.86億。
但是邏輯塊比嵌入其中的SRAM更復(fù)雜、更不一致、更不密集。因此，僅憑SRAM來評判一項(xiàng)技術(shù)可能并不公平。2017年，時(shí)任英特爾高級研究員馬克·波爾(Mark Bohr)倡導(dǎo)了一個(gè)使用一些常見邏輯單元加權(quán)密度的公式。該公式著眼于簡單且普遍存在的雙輸入、四晶體管與非門以及常見但更復(fù)雜的掃描觸發(fā)器電路的單位面積晶體管數(shù)。它根據(jù)典型設(shè)計(jì)中這種小柵極和大單元的比例來加權(quán)，以產(chǎn)生每平方毫米一個(gè)晶體管的結(jié)果。波爾當(dāng)時(shí)說，SRAM的密度差異太大，應(yīng)該單獨(dú)測量。
據(jù)AMD高級研究員Kevin Gillespie說，在內(nèi)部，AMD使用了類似的東西。他說，如果一個(gè)指標(biāo)沒有考慮設(shè)備的連接方式，它就不會準(zhǔn)確。
另一種可能性，由幾位專家分別提出，是測量一些公認(rèn)的大塊半導(dǎo)體知識產(chǎn)權(quán)的平均密度，如Arm廣泛提供的處理器設(shè)計(jì)之一。
事實(shí)上，根據(jù)Arm的Cline的說法，Arm放棄了在單一指標(biāo)上的嘗試，而傾向于從完整的處理器設(shè)計(jì)中提取電路功能塊的密度。他表示：“我認(rèn)為，不存在適用于所有硬件應(yīng)用的通用邏輯密度標(biāo)準(zhǔn)”，因?yàn)椴煌愋偷男酒拖到y(tǒng)差異太大。他指出，不同類型的處理器——CPU、GPU、神經(jīng)網(wǎng)絡(luò)處理器、數(shù)字信號處理器——具有不同的邏輯和SRAM比率。
最終，LMC的發(fā)起人選擇不指定一種特定的測量DL的方法，把它留給業(yè)界討論。
測量DM更簡單一點(diǎn)。目前，主存儲器通常指DRAM，因?yàn)樗鼉r(jià)格便宜，耐用性高，讀寫速度相對較快。
DRAM單元由單個(gè)晶體管組成，該晶體管控制對將位存儲為電荷的電容器的訪問。因?yàn)殡姾蓵S時(shí)間泄漏，所以單元必須定期刷新。如今，電容器建在硅上的互連層中，所以密度不僅受晶體管尺寸的影響，還受互連的幾何形狀的影響。LMC小組在出版文獻(xiàn)中能找到的最高DM值來自三星。2018年，該公司詳細(xì)介紹了每平方毫米(200m)2億個(gè)單元的DRAM技術(shù)。
DRAM可能不總是保持其作為主存儲器的地位。磁阻RAM、鐵電RAM、電阻式RAM和相變RAM等替代性存儲器技術(shù)目前已投入商業(yè)生產(chǎn)，有些是嵌入處理器本身的存儲器，有些是獨(dú)立的芯片。
在主存和邏輯之間提供足夠的連接已經(jīng)是當(dāng)今計(jì)算系統(tǒng)的一個(gè)主要瓶頸。DC測量的處理器和內(nèi)存之間的互連，歷史上一直是由封裝級技術(shù)而不是芯片制造技術(shù)創(chuàng)造的。與邏輯密度和存儲器密度相比，DC在過去幾十年中的進(jìn)步要慢得多。相反，隨著新包裝技術(shù)的引入和完善，出現(xiàn)了不連續(xù)的跳躍。過去十年特別多事，單芯片系統(tǒng)(SOC)已經(jīng)開始讓位于在硅插入物上緊密結(jié)合在一起的小芯片集合(所謂的2.5-D系統(tǒng))或以3D排列堆疊。使用TSMC集成芯片系統(tǒng)3D芯片堆疊技術(shù)的系統(tǒng)具有最高的公開DC，每平方毫米12，000個(gè)互連(12K)。
然而，DC不需要將邏輯連接到單獨(dú)的存儲器芯片。對于某些系統(tǒng)，主存儲器是完全嵌入式的。例如，Cerebras Systems的機(jī)器學(xué)習(xí)大芯片完全依賴于SRAM，該SRAM嵌入在一塊巨大的硅片上，與邏輯內(nèi)核相鄰。
LMC的發(fā)起人建議將所有三個(gè)參數(shù)(DL、DM和DC)的最佳組合描述為[260M、200M、12K]。
英特爾首席技術(shù)官邁克爾·梅伯里認(rèn)為，用一個(gè)數(shù)字來描述一個(gè)半導(dǎo)體節(jié)點(diǎn)有多先進(jìn)的時(shí)代已經(jīng)一去不復(fù)返了。然而，原則上，他確實(shí)喜歡擁有一個(gè)全面的系統(tǒng)級指標(biāo)的想法。他說：“挑選一些達(dá)成一致的東西，即使不完美，也比當(dāng)前的節(jié)點(diǎn)品牌更有用�！�
他希望看到LMC擴(kuò)展到一個(gè)額外的細(xì)節(jié)層次，以指定正在測量什么以及如何測量。例如，關(guān)于DM值，Mayberry說，它可能特別需要與所服務(wù)的處理器處于同一封裝內(nèi)的存儲器相對應(yīng)。他補(bǔ)充說，被歸類為“主內(nèi)存”的內(nèi)容可能也需要微調(diào)。將來，在處理器和數(shù)據(jù)存儲設(shè)備之間可能會有多層存儲器。例如，英特爾和Micron制造3D XPoint內(nèi)存，這是一種介于DRAM和存儲之間的非易失性系統(tǒng)。
更進(jìn)一步的批評是，像LMC這樣基于密度的指標(biāo)和像GMT這樣基于光刻的指標(biāo)都與代工廠和存儲芯片制造商的客戶想要的相差甚遠(yuǎn)。AMD的Gillespie說：“有面積[密度]，但也有性能、功率和成本。每種芯片設(shè)計(jì)都圍繞這四個(gè)軸進(jìn)行權(quán)衡，以至于“沒有一個(gè)單一的數(shù)字可以衡量一個(gè)節(jié)點(diǎn)有多好，”Mayberry補(bǔ)充道。
世界第三大DRAM制造商美光科技公司的高級研究員兼副總裁古爾特杰·辛格·桑德胡說：“內(nèi)存和存儲最重要的指標(biāo)仍然是每比特的成本。其他幾個(gè)因素，包括基于特定市場應(yīng)用的各種性能指標(biāo)，也受到密切關(guān)注。”
還有一派人認(rèn)為，在這一點(diǎn)上甚至不需要一個(gè)新的指標(biāo)。GlobalFoundries負(fù)責(zé)工程和質(zhì)量的高級副總裁格雷格·巴特利特(Gregg Bartlett)表示，這些措施“只有在以縮放為主導(dǎo)的應(yīng)用中才真正有用”，global foundries在2018年結(jié)束了對7納米工藝的追求�！斑@一領(lǐng)域只有少數(shù)幾家制造公司，客戶和應(yīng)用數(shù)量也有限，因此它與半導(dǎo)體行業(yè)的絕大多數(shù)業(yè)務(wù)不太相關(guān)�！敝挥杏⑻貭�、三星和TSMC在追求最后幾個(gè)CMOS邏輯節(jié)點(diǎn)，但它們幾乎不是小角色，創(chuàng)造了全球半導(dǎo)體制造收入的很大一部分。
巴特利特的公司不屬于這一群體，他認(rèn)為CMOS邏輯與專門技術(shù)的集成，如嵌入式非易失性存儲器和毫米波無線電，對該行業(yè)的未來來說，比規(guī)模更重要。
但毫無疑問，持續(xù)擴(kuò)大規(guī)模對許多半導(dǎo)體消費(fèi)者來說非常重要。LMC指標(biāo)和格林威治標(biāo)準(zhǔn)時(shí)間指標(biāo)的發(fā)起人都感到了一種緊迫感，盡管出于不同的原因。對于Wong和LMC的支持者來說，在晶體管規(guī)模變得不那么重要的時(shí)代，該行業(yè)需要明確其長期未來，以便他們可以招募技術(shù)人才來實(shí)現(xiàn)這一未來。
對于Gargini和GMT的支持者來說，這是關(guān)于保持行業(yè)在正軌上。在他看來，如果沒有一個(gè)指標(biāo)的同步，這個(gè)行業(yè)的效率就會降低�！斑@增加了失敗的可能性，”他說。在硅CMOS完全停止萎縮之前,“我們還有10年”。“這還不足以”產(chǎn)生必要的突破，讓計(jì)算機(jī)繼續(xù)運(yùn)轉(zhuǎn)。
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