下一代平臺對帶寬、靈活性和功能的要求越來越高，同時還有降低功耗指標，減小引腳布局的要求。本白皮書介紹下一代平臺的系統(tǒng)需求，解釋為什么傳統(tǒng)的解決方案無法有效的滿足這些需求。文章還介紹了Stratix 10 FPGA和SoC所采用的Altera異構(gòu)3D系統(tǒng)級封裝（SiP）技術。這一技術提高了帶寬，降低了功耗，減小了外形尺寸，增強了功能和靈活性，支持下一代平臺的實現(xiàn)。Stratix 10 FGPA和SoC在所有密度上都采用了基于3D SiP的收發(fā)器。本文介紹這一下一代收發(fā)器解決方案的可擴展性、靈活性和產(chǎn)品及時面市優(yōu)勢。此外，還仿真了SiP技術的物理結(jié)構(gòu)，將其與其他選擇進行了對比，解釋了這一技術怎樣滿足下一代平臺的特殊要求。
 

1. 下一代系統(tǒng)挑戰(zhàn)

數(shù)據(jù)中心、物聯(lián)網(wǎng)（IoT）、400G至太比特網(wǎng)絡、光傳送、5G無線、8K視頻等新應用層出不窮，促使下一代平臺迅速發(fā)展，以滿足新出現(xiàn)的系統(tǒng)要求�；ヂ�(lián)和處理能力的不斷擴展顯著影響了半導體領域，從所采用的元器件類型直至更高效的系統(tǒng)和相關服務。對這一新興領域的詳細研究揭示了一些令人關注的發(fā)展趨勢。

例如，下一代數(shù)據(jù)中心工作負載對計算能力、靈活性和功效的要求越來越高；這已經(jīng)超出了目前通用服務器的能力范圍。此外，數(shù)據(jù)中心基礎設施必須是可視化的，以商用服務器承載服務的形式交付，從而降低復雜度，在商業(yè)上更靈活，而且可擴展。但是，服務器性能提高會很慢，這主要是由于功耗限制。針對某些工作負載來設計數(shù)據(jù)中心解決方案能夠提高效率，但是嚴重限制了解決方案的一致性和靈活性。由于數(shù)據(jù)中心服務發(fā)展非�？�，需要硬件應能夠適應其發(fā)展，因此，靈活性非常重要。結(jié)果，下一代數(shù)據(jù)中心平臺面臨的挑戰(zhàn)是同時提供性能更好（加速）、功效更高、更靈活的解決方案。 
 

 
IoT反映了相似的難題。IoT增長迅速，在不久的將來會出現(xiàn)數(shù)十億個“智慧物體”。這些智慧物體相互連接和通信，或者通過云和數(shù)據(jù)中心進行連接和通信�；A設施必須能夠確定需要處理哪些數(shù)據(jù)，哪些數(shù)據(jù)要丟棄，這些都要實時完成。因此，IoT需要的是從數(shù)據(jù)中心直至邊沿連接可靠、靈活、高效的寬帶基礎設施。這一需求給服務提供商、數(shù)據(jù)中心、云計算和存儲系統(tǒng)帶來了難題，互聯(lián)網(wǎng)很難滿足如此高的要求。  
 

下一代平臺反映了一種公共的底層需求：要求以更低的功耗指標和引腳布局，提高帶寬和功能。簡言之，用于構(gòu)建這些下一代平臺的器件必須能完成更多功能、更快、占用更少的印刷電路板（PCB），能耗更低，這些都必須同時實現(xiàn)。這種挑戰(zhàn)就需要半導體生態(tài)系統(tǒng)提供創(chuàng)新的解決方案。

因此，設計下一代平臺的系統(tǒng)規(guī)劃人員必須要嘗試滿足以下需求：
■ 帶寬更大
■ 功耗更低
■ 更小的引腳布局或者外形封裝
■ 更多的功能
■ 更加靈活

歷史上，系統(tǒng)規(guī)劃人員負責滿足這些要求，他們會在標準PCB上安裝更多的分立組件，嘗試提供更多的功能，提高性能，同時保持在功耗預算范圍內(nèi)。圖3描述了一個傳統(tǒng)的解決方案，多個分立組件（FPGA、存儲器、CPU等）被裝配到一塊標準PCB上。

這種傳統(tǒng)的集成方法竭盡全力來滿足下一代需求，已經(jīng)接近其邏輯上限。一些關鍵的挑戰(zhàn)包括；
■ 芯片至芯片帶寬受到底層PCB最大互聯(lián)密度的限制。
■ 由于需要驅(qū)動組件之間的長PCB走線，因此，系統(tǒng)功耗非常大。
■ 由于要實現(xiàn)系統(tǒng)功能需要大量的分立組件，因此外形封裝非常大。

系統(tǒng)規(guī)劃人員希望某些組件能夠?qū)崿F(xiàn)單片集成以解決這些問題。但是，這種集成直接帶來了另一難題：IP是否成熟。圖4顯示了這一難解的問題。不同的工藝節(jié)點有成熟度不同的IP模塊，在不同的時間進行擴展。因此，不可能同時集成所有必須的IP模塊或者功能。例如，如果供應商采用14nm技術開發(fā)邏輯管芯，希望在片內(nèi)集成DRAM，那么唯一的選擇是使用40nm或者更老的技術來開發(fā)DRAM。這種局限給單片管芯解決方案的發(fā)展制造了障礙。

另一關鍵挑戰(zhàn)是器件之間需要高速互聯(lián)。Altera等FPGA供應商通過前沿的收發(fā)器技術一直在積極解決這些問題。Alter業(yè)界領先的收發(fā)器技術目前支持的數(shù)據(jù)速率超過了28Gbps。Stratix 10 FPGA和SoC等下一代器件發(fā)揮這種領先優(yōu)勢，數(shù)據(jù)速率計劃支持到56Gbps。正如圖5所示，隨著高端數(shù)據(jù)速率調(diào)制方法的發(fā)展，PAM-4等新方法將得到更多的應用。而且，器件需要更多的嵌入式硬核協(xié)議IP以滿足客戶需求，但是，很多這些協(xié)議標準還在發(fā)展之中。因此，迫切需要一種創(chuàng)新的解決方案，迅速集成新出現(xiàn)的技術和IP模塊。

 
下一代系統(tǒng)帶來的挑戰(zhàn)已經(jīng)開始影響到解決方案的定義。傳統(tǒng)的解決方案無法滿足未來的需求：更大的帶寬、更低的功耗、更小的外形尺寸，增強功能和靈活性。挑戰(zhàn)是開發(fā)一種創(chuàng)新的、可商用、可擴展的解決方案，從而滿足這些需求。

2. 使用Altera的異構(gòu)3D SiP技術實現(xiàn)封裝內(nèi)集成

在Stratix 10 FPGA和SOC中，Altera推出了異構(gòu)3D系統(tǒng)級封裝（SiP）技術。這一獨特的解決方案解決了所有這些挑戰(zhàn)：更大的帶寬、更低的功耗、更小的外形封裝，增強功能和靈活性。它還實現(xiàn)了封裝內(nèi)集成，不但可以擴展，而且很容易直接進行制造。這一解決方案在合適的工藝節(jié)點上很好的結(jié)合了各種功能，在一個封裝中為客戶提供所需的系統(tǒng)功能。異構(gòu)3D SiP技術支持多種組件的封裝內(nèi)集成，例如，模擬、存儲器、ASIC、CPU，等等。它還在同一個封裝中集成了來自不同工藝節(jié)點的收發(fā)器管芯或者收發(fā)器塊。下面章節(jié)介紹了3D SiP技術與Intel的嵌入式多管芯互聯(lián)橋接（EMIB）技術，封裝單管芯內(nèi)核架構(gòu)和收發(fā)器塊形成完整的解決方案。
 

（1）基于3D SiP的收發(fā)器塊：提高了可擴展能力和靈活性

異構(gòu)3D SiP技術把收發(fā)器塊或者管芯從內(nèi)核架構(gòu)管芯中分離出來：收發(fā)器是分開的，位于內(nèi)核架構(gòu)管芯旁邊。因此，收發(fā)器和內(nèi)核架構(gòu)管芯沒有必要采用相同的工藝節(jié)點制造。圖 7顯示了這種集成概念。

 
異構(gòu)3D SiP技術支持Altera混合多種組件以滿足系統(tǒng)需求，比前一代更高效、迅速的提供魯棒的解決方案。Stratix 10器件將利用成熟可靠的收發(fā)器IP，大幅度減少驗證和開發(fā)時間，極大的縮短了客戶的產(chǎn)品面市時間。展望未來，3D SiP技術提供了可擴展解決方案，能夠采用PAM-4等新調(diào)制方法支持56Gbps收發(fā)器。相似的，單獨的收發(fā)器塊也支持定制嵌入式IP。例如，最初的Stratix 10收發(fā)器塊包括一個PCIe Gen3 x16硬核IP模塊。未來的版本很有可能支持各種硬核IP模組，例如PCIe Gen4、多端口以太網(wǎng)、光，等等，如圖8所示。 
 

 
這一技術之所以能夠使得異構(gòu)3D SiP器件得以廣泛應用是因為采用了Intel獲得專利、目前最先進的嵌入式多管芯互聯(lián)橋接（EMIB）技術。Intel設計的EMIB面向需要高級封裝和測試功能的解決方案。作為重要的14nm Intel代工線客戶，Altera使用了這一最新技術。EMIB技術提供了簡單的集成流程，在同一封裝異構(gòu)管芯之間實現(xiàn)了超高密度互聯(lián)。這些片內(nèi)封裝功能對于其他可選封裝內(nèi)集成解決方案而言要么實現(xiàn)起來太復雜，要么成本過高而無法實現(xiàn)。如圖 7所示，EMIB將收發(fā)器管芯連接至單片F(xiàn)PGA架構(gòu)。接下來，本文將深入介紹EMIB技術，該技術相對于其他可選集成解決方案巨大的優(yōu)勢所在。
 
（2）EMIB的優(yōu)勢

EMIB技術提供更簡單的制造流程，性能更好，增強了信號完整性，降低了復雜度。圖9顯示了物理封裝結(jié)構(gòu)。該結(jié)構(gòu)異構(gòu)集成了FPGA內(nèi)核管芯（1）和兩個收發(fā)器管芯（2）。

（非FPGA管芯可以是收發(fā)器管芯、存儲器管芯、CPU管芯，或者任何其他功能。）三個管芯位于標準倒裝焊球柵陣列（FCBGA）封裝基底上（3），基底連接至底層PCB。管芯和封裝球角之間的布線使用了標準 FCBGA布線（4）。這一裝配采用了標準封裝蓋進行封裝（5），形成單封裝解決方案。封裝基底利用了幾個嵌入式 EMIB連接（6）。EMIB使用超高密度互聯(lián)連接管芯，實現(xiàn)了異構(gòu)封裝內(nèi)集成。 
 

 
■ 更智慧的創(chuàng)新封裝內(nèi)集成

如圖10所示，EMIB是嵌入在底層封裝基底上的小片硅片，提供管芯間的超高密度互聯(lián)。重要的是，EMIB物理尺寸并沒有限制能夠集成的管芯數(shù)量。作為對比，其他可選實現(xiàn)方法使用了大片硅片中介層，位于封裝基底頂部，跨過了要集成的整個管芯。
中介層使用了全體量掩膜板，成本上難以承受，也容易出現(xiàn)翹曲彎曲等問題。其他可選解決方案還需要大量的微焊球，使用微過孔，這會增加生產(chǎn)的復雜性并影響總產(chǎn)量。而且，使用中介層能夠集成的管芯數(shù)量受限于掩膜板大小，這影響了可擴展性。

 
■ 性能更好

Altera基于3D SiP的產(chǎn)品采用了EMIB的異構(gòu)封裝內(nèi)集成功能，性能非常高。如圖10所示，EMIB支持把要集成的管芯I/O或者焊球盡可能靠近管芯邊沿放置，這是因為需要的I/O或者焊球數(shù)量很少。這一方法保證了管芯之間的物理連接非常精確，使用了短互聯(lián)走線。短走線也就意味著顯著減小了由走線帶給驅(qū)動緩沖的負載，從而提高了性能。作為對比，其他可選解決方案使用較大的底層中介層重新連接邏輯架構(gòu)。

這種同構(gòu)集成方法涉及到連接大量的I/O或者焊球，將其從管芯邊沿連接至中心。這種布局導致很長的互聯(lián)走線，驅(qū)動緩沖會有較大的負載。最終結(jié)果是性能不高。 
 
■ 降低復雜度，實現(xiàn)了優(yōu)異的信號和電源完整性

基于EMIB的流程顯著降低了制造復雜度。如圖11所示，EMIB解決方案為用戶I/O、電源和收發(fā)器信號提供簡單的兩步連接：焊球至標準封裝走線，至封裝球角。
標準封裝布線在FCBGA封裝中應用非常廣泛。這種簡單的連接降低了制造復雜度，實現(xiàn)了優(yōu)異的信號和電源完整性。插入損耗交叉串擾比（ICR）和電源抑制比（PSRR）等關鍵參數(shù)與單片設計相當。
相反，其他可選解決方案為需要連接至封裝球角的信號提供四步連接：焊球至直通硅孔（TSV），至焊球，至封裝走線，至封裝球角。這種連接要求為每一用戶信號提供TSV，顯著增加了制造流程的復雜度。（EMIB流程不使用任何TSV。）TSV是導致產(chǎn)量下降的主要因素，會影響商用性。而其他可選解決方案使用了大量的TSV（~10,000）。這種復雜的四步連接導致高速信號的信號完整性很差，電源分配網(wǎng)絡的IR下降。TSV還增大了串聯(lián)阻抗和電容，使得收發(fā)器模塊高速設計更加復雜，難以處理。中介層布線的交叉串擾以及TSV之間的耦合會影響ICR規(guī)范；通過TSV的信號電源軌耦合會影響PSRR規(guī)范。

 
異構(gòu)3D SiP集成是滿足下一代收發(fā)器、外設、存儲器等對可擴展和靈活性需求的理想解決方案，其單片F(xiàn)PGA架構(gòu)對于滿足下一代平臺需求也非常關鍵。以下章節(jié)將詳細介紹使用單片架構(gòu)相對于中介層堆疊內(nèi)核架構(gòu)解決方案的優(yōu)點。

 
（3）單片內(nèi)核架構(gòu)：提高性能和利用率

單片F(xiàn)PGA內(nèi)核架構(gòu)是提高性能和利用率的關鍵因素，能夠以盡可能高的速率處理數(shù)據(jù)，不會出現(xiàn)布線擁塞、邏輯利用率瓶頸，也不會劣化性能。采用14nm三柵極技術以及新的HyperFlex內(nèi)核體系結(jié)構(gòu)，F(xiàn)PGA架構(gòu)的性能比前一代平均提高了2倍。圖12將Stratix 10 FPGA等具有單片架構(gòu)的器件與競爭產(chǎn)品進行了對比，這些競爭產(chǎn)品的內(nèi)核架構(gòu)分布在多片管芯單元中，使用基于中介層的技術重新將其連接起來。

3. 結(jié)論
 
 
下一代平臺迫切需要創(chuàng)新的解決方案，要求性能更好，功耗更低，外形封裝更小。數(shù)據(jù)中心的爆炸式增長以及IoT技術的廣泛應用都是關鍵推動因素。此外，太比特網(wǎng)絡、光傳送、8K視頻和5G無線領域也發(fā)展非常迅速，促使半導體輔助支持系統(tǒng)尋求創(chuàng)新的解決方案。

Stratix 10 FPGA和SoC所實現(xiàn)的產(chǎn)品大幅度提高了帶寬，降低了功耗，減小了外形封裝，增強了功能和靈活性，支持多種下一代平臺的實現(xiàn)。Stratix 10 FPGA和SoC引入了異構(gòu)3D SiP技術，能夠?qū)⒛M、存儲器、ASIC、CPU等系統(tǒng)關鍵組件高效的進行封裝內(nèi)集成。這一技術采用了Intel成熟可靠的封裝技術以及獲得專利的 EMIB技術。

與其他可選多管芯集成解決方案相比，EMIB技術提供更簡單的制造流程，性能更好，增強了信號完整性，降低了復雜度。異構(gòu)3D SiP技術提高了可擴展能力，降低了風險，縮短了產(chǎn)品面市時間，滿足了多種應用的需求。此外，Stratix 10 FPGA和SoC結(jié)合Intel的 14nm三柵極工藝技術以及HyperFlex新內(nèi)核體系結(jié)構(gòu)，性能平均比前一代提高了2倍。Stratix 10 FPGA和 SoC的工藝技術（14nm三柵極）、單片內(nèi)核架構(gòu)（采用了先進的 HyperFlex內(nèi)核體系結(jié)構(gòu)）以及目前最先進的封裝集成（3D SiP）相結(jié)合，將給下一代平臺帶來革命性的變化。
 

作者簡介
Manish Deo，Altera公司產(chǎn)品市場高級經(jīng)理。

參考文獻  
■ Intel開發(fā)人員論壇2014 “采用Intel定制代工線，站在摩爾定律最前沿”，SPCS011，Sunit Rikhi。
■ 了解更多關于EMIB：http://www.intel.com/content/www/us/en/foundry/emib.html
■ 微軟白皮書：加速大規(guī)模數(shù)據(jù)中心服務的可重新配置架構(gòu)， Andrew Putnam, Adrian M. Caulfield, Eric S. Chung, Derek Chiou, Kypros Constantinides, John Demme, Hadi Esmaeilzadeh, Jeremy Fowers, Gopi Prashanth Gopal, Jan Gray, Michael Haselman, Scott Hauck, Stephen Heil, Amir Hormati, Joo-Young Kim, Sitaram Lanka, James Larus, Eric Peterson, Simon Pope, Aaron Smith, Jason Thong, Phillip Yi Xiao, Doug Burger.
■ 思科白皮書：實現(xiàn)IoT的價值：怎樣從互聯(lián)物體發(fā)展到深入獲取，在邊沿進行分析從而獲得優(yōu)勢，Andy Noronha, Robert Moriarty, Kathy O’Connell, Nicola Villa.