隨著晶體管體積的逐漸縮小，漏電流浪費的電力也在呈指數級增長，再也不能忽視了。設計采用各種低功率設計技術減少動態(tài)和漏耗功率。至今，設計對這些低功率技術幾乎沒進行任何驗證，而是依靠后端工作或網表仿真發(fā)現問題。然而，這些方法只在設計流程后期使用，導致了很多工程變更單(ECO)。而且，功能性缺陷也隨這些技術一起被引入。雖然檢測這些缺陷已不成問題，但盡早發(fā)現設計循環(huán)中的這些缺陷將節(jié)省大量時間和資金(無ECO)。通用功率格式(CPF)提供了一個執(zhí)行低功率驗證的界面。

1、低功率設計技術

隨著設計向越來越小的技術(90nm、65nm、32nm等)發(fā)展，漏電流已成為整體功耗的一個重要因素。設計正采用新方法和新設計技術來降低漏電流，包括功率門限、邏輯隔離、狀態(tài)保留以及時鐘門控。這些技術的目的就是降低設計中的功率或時鐘，而這些功率或時鐘無需在特殊的低功率模式發(fā)揮作用，從而節(jié)省功率。這些技術的負面影響是，它們可能改變設計的功能性并帶來一些致命的缺陷。因此，這些缺陷的檢測不僅很重要，而且要盡早地在設計過程中檢測它們，以節(jié)省成本和時間。

設計或SoC的功率意圖在設計過程后期才進入人們的視線。只有當后端流開始時，才進行有關功率的檢查。系統(tǒng)架構師設定功率意圖，然而等到它達到后端流時可能已失真。RTL及其驗證容易忘記有關功率的功能性，且從來不檢查�？梢哉f，只有功率意識檢查是為時鐘門控進行的。由于RTL不包括隔離、電池、電平位移器、功率管腳等，因此這些不在仿真中驗證。通常情況下，設計的功率意圖由共形低功率(CLP)捕獲并驗證，而CLP需要一個網表，甚至是一個更好的電源連接網表。在這一階段發(fā)現的任何缺陷都可導致ECO，而糾正ECO需要大量的時間、精力和芯片。

門級邏輯仿真(GLS)也在設計過程后期進行，因此可能導致大量的ECO。這正是CPF得以施展身手的地方。有了CPF，我們可以驗證RTL級中的上電時序和隔離的動態(tài)特征，這里發(fā)現的缺陷也可輕松糾正。然而在介紹基于CPF的設計流程前，我們要看一些低功率設計的基本要素。

2、低功率設計要素

任何低功率設計必須驗證下列功能，確保它們正確發(fā)揮功能且不影響任何其它功能。

（1）隔離

隔離是指把從OFF域到ON域的信號值保持為已知的非活動值，這樣任何未知的值不會中斷ON域的運行�？墒褂萌N類型的隔離：
（1）高隔離，其中信號被隔離為值1。
（2）低隔離，其中信號被隔離為值0。
（3）保持隔離，其中保持信號在進入低功率模式前的值。
驗證工程師應確保隔離電池不會由可換向電源供電，否則它們將不會實現目標。

（2）保留

當系統(tǒng)需要其狀態(tài)在激活后與關閉前保持一致時，需要保留功能。這種電池有助于從低功率模式中更快速恢復。如果需要，移除VDD可讓這些電池完全斷電。

盡管在設計中采用這些電池可在斷電期間減少漏耗功率，但它也在需要時維護了寄存器的值。對驗證工程師來說，它增加了一些額外工作，因為他或她必須確保在斷電前啟用保留(即在推上電源開關前驅動保留信號。

（3）電平位移器

電平位移器用于從一個功率域過渡到另一功率域的信號。雖然CPF指定了應擁有電平位移器的信號，但是電流仿真器不會仿真電平位移器；因此我們不會確認電平位移器是正確的還是電平位移器丟失。這最好采用CLP執(zhí)行，不在本文的討論范圍之內。

（4）上電時序（或功率周期）

任何帶有可轉換功率域的設計都有一個功率周期。功率門控是降低耗散功率最有效的方法之一。當從SoC中的一個塊斷開電源時，其輸出開始浮動并需要被隔離，防止它們中斷always ON邏輯。當恢復電源時，隔離被移除。任何低功率設計中的功率周期都有以下四個階段：斷電順序、電源OFF狀態(tài)、上電順序、電源ON狀態(tài)。

（5）斷電順序

這是一個每當SoC的正常操作電壓被移除時都會出現的順序。在這種條件下，設計應確保在電壓被完全移除前，來自OFF域的信號被隔離，關鍵觸發(fā)器/存儲器被保留。在這里，驗證工程師的任務是檢查所有所需的信號是否正被隔離或保留，且遵守斷電順序。如果電源可以在應用隔離前移除，未知值就能進入always ON域中。這將增加漏電流，因此確保SoC不會被錯誤地斷電很重要。

（6）電源OFF狀態(tài)

在電源順序的這一階段，大部分SoC都是關閉的。只有那些旨在OFF狀態(tài)下運行的構造塊在消耗功率(如從電池中)。這些電源接通的構造塊對來自OFF域的信號非常敏感。驗證工程師需要檢查是否正確應用了所有的隔離值，以及任何信號都沒有丟失隔離。例如，如果信號被隔離為活動狀態(tài)，它可能導致always ON邏輯，從而做出錯誤行為甚至掛起。

（7）上電順序

這是一個當SoC電源接通時(即電源開關為開)出現的順序。在該階段，設計需要確保在移除隔離和保留前電源是穩(wěn)定的，同時確保主輸入/輸出的電源接通先于SoC內核的電源接通。在這里，驗證工程師必須檢查應用電源的排序、隔離/保留的移除以及上電邏輯輸出是否被正確驅動。上電順序可能需要重啟系統(tǒng)，因此驗證工程師應檢查邏輯是否被正確生成及邏輯是否未丟失(不重啟)。

（8）電源ON狀態(tài)

這是SoC的正常運行狀態(tài)。SoC應能夠以它在進入低功率模式前的相同方式工作。驗證工程師應確保正常操作可以在電源接通且隔離保留被完全移除后重新開始。驗證工程師還應檢查CPU能否再次激活，并在開始正常操作前，檢查它是否已服務于低功率模式期間發(fā)生的任何中斷。任何在低功率模式期間保持狀態(tài)的存儲器都應通過重新讀取，檢查內容有效性。

3、基于CPF的設計流程

（1）什么是CPF？

CPF是一種文件格式，在該格式中，設計的整個功率意圖被捕捉。它是一個在設計、驗證和后端流程的各個階段使用的文件。它是一個基于Tcl且易于編輯的文件。大部分工具都可以讀取CPF，因此確保了設計中一致的功率意圖。該文件包括低功率架構描述，如哪些域可以關閉，哪些可隔離、哪些寄存器可保留等。除了這一信息外，CPF文件中還包含了功率控制信號，它控制著保持、隔離和轉換功率的時間。

（2）基于CPF的設計流程

當CPF進入人們的視線時，設計流程需要輕微改動。該設計的功率意圖由系統(tǒng)架構師和系統(tǒng)集成商指定。CPF文件在架構定義階段創(chuàng)建，并采納了RTL集成商的建議。該CPF文件是設計周期中所有功能的信息來源。功能性驗證使用該文件作為檢查設計是否具有正確的上電時序、隔離和保留的參考。當用CPF文件運行仿真時，同一RTL(沒有任何與功率有關的實施)將被仿真，就像整個功率意圖都出現了一樣。

在實際實施階段，CPF由后端工具使用，在設計中插入功率門控邏輯、實際隔離和保留電池。這個與電源連接的網表被再次采用CLP進行驗證，CLP通過讀取CPF文件生成限制。這樣，CLP就可以用于驗證實際實施以及CPF文件本身。采用CPF文件的門級邏輯仿真將驗證與電源連接的網表的動態(tài)行為。